2019-08-03から1日間の記事一覧
ものすごくタイトルが長くなってしまった。調べても意外と出てこなかったのでメモしておく。 VerilogのRTLを生成する方法 この記事を参考に以下のように書いてみた。 package GenVerilogTest import chisel3._ class Top(in0Bits: Int, in1Bits: Int) extend…
ものすごくタイトルが長くなってしまった。調べても意外と出てこなかったのでメモしておく。 VerilogのRTLを生成する方法 この記事を参考に以下のように書いてみた。 package GenVerilogTest import chisel3._ class Top(in0Bits: Int, in1Bits: Int) extend…