ものすごくタイトルが長くなってしまった。調べても意外と出てこなかったのでメモしておく。 VerilogのRTLを生成する方法 この記事を参考に以下のように書いてみた。 package GenVerilogTest import chisel3._ class Top(in0Bits: Int, in1Bits: Int) extend…

やり方がよくわからず結構苦戦した。一応ドキュメントにそれっぽい記載はあるんだけども。 chisel3.util.experimental.loadMemoryFromFileという関数を使うのが簡単。例えば、 class InstMemory(memfile: String) extends Module { val io = IO(new Bundle{ …